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verilog

always文のセンシビリティリストの信号を書く時に沢山信号があった場合は大変ですが、Verilog2001にはアスタリスクを書くことですべての信号を指定することができる。センシビリティリスト記述漏れによるラッチを発生するのを避けることができそう。

2009-07-31

wireとtri

verilog

トライステートバスを使用している回路でwireではなく「tri」を使用しているものがあった。調べてみると文法上の意味に違いはないとのこと。モデリングするときに区別して指定したいときに使用する。他にもsingle drive, multi driveなどもあるとのこと。こ…

2009-07-31

数字の取り扱い

verilog

基本的なものでは「2'b00」のような２進数の取り扱いや、「2'h3」にような１６進数表記が使える。bやhの前に付いているのはビット幅を表す。ビット幅は省略することができるが明示する方がいい。「444」のように指定がないものは符号付きになるが実装依存な…

2009-07-31

localparam

verilog

localparam integer Loop_counter_width=16; localparam integer Stop_count = 2**Loop_counter_width -1; ローカル定数を使用することができるみたいだ。parameterと同じようにtimeやdelayを取ることができる。parameterとの違いはparameterは個々のmodule…

2009-07-31

group

verilog

initial begin : test_loop integer i; for (i=0; ibeginの後に「コロン(:) 名前」が使える。これは内部でローカル変数を使えるようにするためのもの。begin〜end内で、「integer i;」と変数を宣言しているが、これが他のところに影響しないようにローカル変…

2009-07-31

ASIC World

サンプルがあってわかりやすい。 http://www.asic-world.com/

2009-07-30

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PSL

assert !(a && b) ; assert always !(a && b); assert never (a && b) :

2009-07-29

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STARCの検証ガイドの資料 http://www.starc.jp/download/edsf2009/booth05.pdf

2009-07-29

VVM

http://www.vmmcentral.org/

2009-07-28

OVM(Open verification Methodology)

日本語の資料があったのでメモ http://www.ovmworld.org/userguides/OVMUG2.0Jrev01.pdf

2009-07-28

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Verilogのタイミング検証用記述方法でspecify~endspecifyがあるのを知った。パスに遅延をわりあて、タイミング制約を満たしているかを調べることができるそうだ。まだ書き方がよくわかっていない。

2009-07-26

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検証方法として、トップダウンから行う方法、ボトムアップから行う方法、プラットフォームでの検証、システムインターフェースアプローチがある。ボトムアップというのが従来から行われているもので、始めに機能ごとに検証を行ったあと、最後にシステム全体…

2009-07-22

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開ループタイミングではセットアップ時間は最大遅延の一部として計算され、ホールド時間は最小遅延時間の計算で用いられる。フリップフロップではアパーチャ時間や遅延はクロックの立ち上がりを基準にしているが、ラッチはクロックの立ち下がりを基準にして…

2009-07-22

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@arrayの配列を２進数表示したかったけれども、エクセルで変換してやった方が早そう。 #!/usr/bin/perl -w @GEN = (1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1); @array = (3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3); for($kk=0; $kk<=23; $…