(* *)

assign sum = a + (* CLA=1 *) b;

Verilog2001からの記述で上のような書き方がある。何をしているかというと属性をつけ、論理合成などのソフトに知らせるため。たとえばALTERAのQuartus IIに色々と記述されている。
（http://www.altera.co.jp/literature/hb/qts/qts_qii51008_j.pdf）

使えるところは前置宣言、モジュール、statement、ポート接続。