VHDL勉強開始！！

ロジック設計を勉強し始める！

歴史

1. TTLを使用していたときはロジック回路よりも、リレー・シーケンス回路を設計する機会のほうが多かった。ソフトウェアはアセンブラ。ロジック回路を作成するときは、タイムチャート、ステート・ダイアグラム、ブール代数式、真理値表、カルノーマップを駆使して、ロジック・シンボルを使った回路図を描いてTTLを割り当てる。このときは「機能」と「構造」を設計していた。
2. PDLを使用すると論理回路をプログラミングできるようになった。回路図がなくなり、構造や機能を図で表記する必要がなくなった。設計者は「構造」より「論理」設計に時間を割ける！