AMCCのARMv8プロセサX-Gene

スマートフォンなどで使われているARMの新アーキテクチャARMv8プロセッサX-Geneのブロック図です。
元記事にはFPGAボードの写真もあります。

図の透けているところを見ると、CPUコアは2.5GHzでコアごとにL1キャッシュがあり、2コア共有のL2キャッシュがあるようです。
この辺はCortex-A15と同じ構成なのでしょう。この構成が4セットあります。なので2コア×4で８コア構成です。

4セットのキャッシュコヒーレンシを保つために「Snoop Controller」で接続しているのですが、これは「CoreLink CCI-400キャッシュ コヒーレント インターコネクト」だと思われます。

そしてL3キャッシュが見えます。ARMはこれまでL2キャッシュしかなかったのですが、サーバー向けではL3キャッシュを搭載して性能向上させる方が良いという判断なのでしょう。

この辺の構成はARMがCortex-A15向けに出しているブロック図と見比べています。

「IO Interface」はSATA Gen3、SAS、USB3.0、PCIe3.0などが入っています。SASが入っている辺りはさすがサーバー向けといったところです。

チップ間インターコネクトは1Tb/sだそうですが、本当に動くのかよくわからないところです。

X-Gene独自のブロックは「Network Accelerators」と「multi-SLIM Reconfigurable Coprocessor」でしょうか。

リコンフィグについては「Run-time Adaptation for Reconfigurable Embedded Processors」を買ったのですが、まだ読めてません。もっと勉強しないとついていけないですね。

Run-Time Adaptation for Reconfigurable Embedded Processors