2011-12-29 Verilog覚書 エッジ・トリガ型レジスタ always @(posedge CLK) begin out_data <= in_data ; end 同期リセット付きエッジ・トリガ型レジスタ always @(posedge CLK) begin if(!RESET) begin out_data <= 4'b0000 ; end else begin out_data <= in_data ; end end